Datasheet T3902 (TDK) - 6

   T3902
   
TABLE 5. DIGITAL INPUT/OUTPUT CHARACTERISTICS 
TA = 25°C, 1.8 V < VDD < 3.3 V, unless otherwise noted. 
PARAMETER    CONDITIONS  MIN  TYP  MAX  UNITS  NOTES 
Input Voltage High (VIH)    0.65 x VDD      V    Input Voltage Low (VIL)        0.35 x VDD  V    Output Voltage High (VOH)  ILOAD = 0.5 mA  0.7 x VDD  VDD    V    Output Voltage Low (VOL)  ILOAD = 0.5 mA    0  0.3 x VDD  V    Output DC Offset  Percent of full scale    3    %    Latency      <30    µs     
TABLE 6. PDM DIGITAL INPUT/OUTPUT 
TA = 25°C, 1.8 V < VDD < 3.3 V, unless otherwise noted. 
PARAMETER  CONDITIONS  MIN  TYP  MAX  UNITS  NOTES  MODE SWITCHING 
Sleep Time  Time from fCLK falling <200 kHz      1  ms    Wake‐Up Time  High‐Performance  &  Standard  modes,  Sleep  Mode  to  fCLK  >1  MHz,  output      20  ms    within 0.5 dB of final sensitivity, power  on  Wake‐Up Time  Low‐Power Mode, Sleep Mode to fCLK  >400 kHz, output within 0.5 dB of final      20  ms    sensitivity, power on  Switching time  Between Low‐Power and Standard      10  ms    Modes  Switching time  Between Low‐Power and High‐     10  ms    Performance Modes 
INPUT 
tCLKIN  Input clock period  208    2500  ns    Sleep Mode      200  kHz    Low‐Power Mode  400    800  kHz    Clock Frequency (CLK)  Standard Mode  1.0    3.3  MHz    High‐Performance Mode  4.1    4.8  MHz    f Clock Duty Cycle  CLK <3.3 MHz  40    60  %    fCLK >4.1 MHz  48    52  %    tRISE  CLK rise time (10% to 90% level)      25  ns  1  tFALL  CLK fall time (90% to 10% level)      25  ns  1 
OUTPUT 
DATA1 (right) driven after falling clock  50    t1OUTEN    ns    edge  DATA1 (right) disabled after rising  5  40  t1OUTDIS    ns    clock edge  DATA2 (left) driven after rising clock  50    t2OUTEN    ns    edge  DATA2 (left) disabled after falling clock  5  40  t2OUTDIS    ns    edge 
Note 1:
Guaranteed by design    Page 6 of 22  Document Number: DS‐000357  Revision: 1.0